Logic Synthesis and SOC Prototyping: RTL Design using VHDL - Vaibbhav Taraate - Książki - Springer Verlag, Singapore - 9789811513169 - 30 stycznia 2021
W przypadku, gdy okładka i tytuł się nie zgadzają, tytuł jest poprawny

Vaibbhav Taraate
Logic Synthesis and SOC Prototyping: RTL Design using VHDL 2020 edition

Cena
zł 340,90

Zamówione z odległego magazynu

Przewidywana dostawa 6 - 14 sty 2026
Świąteczne prezenty można zwracać do 31 stycznia

Nasi klienci mówią:

14-dniowa polityka zwrotów zgodnie z europejskim prawem ochrony konsumentów
Najwyższa ocena na Trustpilot
Dodaj do swojej listy życzeń iMusic

This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

251 pages, XIX, 251 p.

Media Książki     Paperback Book   (Książka z miękką okładką i klejonym grzbietem)
Wydane 30 stycznia 2021
ISBN13 9789811513169
Wydawcy Springer Verlag, Singapore
Strony 251
Wymiary 150 × 220 × 10 mm   ·   500 g

Więcej od Vaibbhav Taraate

Pokaż wszystko

Zobacz wszystko od Vaibbhav Taraate ( np. Paperback Book i Hardcover Book )